TEISCO 100F VCOについて
TEISCO 100FのVCOは高速の reset型VCOです。 ここではこのVCOのコンパレータ部分とQ3の Tr. SWを中心に考えてみます。 上図にantilog電流源を省略した100F VCOの core部分を示します。 このVCOはrest型ですが、reset型によくある高域の発振周波数補正用のRがありません。 それだけコンパレータやTr. SWが高速だということなのでしょうか?。 このコンパレータ部分はTr.を使ったシュミットトリガーで一見、差動回路を利用したコンパレータ回路のようにも見えます。 比較的古い参考書などには回路が出ています。 差動回路を利用した場合はSW動作時でも両Tr.は飽和しないようですがこの回路の場合Q1はコンパレータOFF時に飽和、Q2は飽和しません(*1)。 構造的には差動的な要素もあるので差動のメリットはやはり享受できています。 Q3は単にTr.のSW回路ですからONで飽和しそうですが(*2)、B-C間が順バイアスになるのはQ3がOFFにいたる最後の方です。 Tr.のSW動作においては飽和でベース領域にたまった余剰キャリアがSW OFFで逆方向に流れます。 この排出処理が完了しないとcapacitorの再放電が始まりませんので コンパレータONからOFFさらに余剰キャリアの排出時間までがデッドタイムとなり高域での発振周波数誤差に影響します。
1: コンパレータONから完全OFFまで(*1) ................ 0.13uS
*1: Q1とQ2のベースの差=0から再度差が0になるまで 上記の結果はあくまでシミュレーション値ですが高速であることは確かでしょう。 実機では(2)のVCOが定電流源によって再放電を開始するタイミングがはっきりはわからないので正確性はかきますが、実機をお持ち方の確認ではこのシミュレーションと同じかさらに高速だということでした。 コンパレータがディスクリート構成なので色々技が使えるということなのでしょう。
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説明 |
100F VCOの技
Q3のSW動作が前半 と後半で異なります。 前半 コンパレータONを受けてQ3のB-E間に電圧がかかり100pのCによりオーバードライブ状態でありますがこの状態で Q3は飽和していませんのでトランジスタは電流源として大電流をcapacitorに流し込んでいるイメージでしょうか。 Ie3 / Ib3の比率が50くらいなので hFEは50に低下しているような状況ですが普通の Tr. SWほどは飽和していない状態(*1)。
この時点でQ3は飽和はしていません(B-C間逆バイアス)がベース領域には過剰キャリアがたまっているのでしょう。 ここの時間では単にQ3は SWとして機能しているというかQ3 Vbeは コンパレータのQ2の Ic2が R5=5.6Kを通過する際の電圧降下ではドライブされていないのにもかかわらず、SWとしてONが続いているイメージです。 これはどうしたものか?
後半 Ib3は過剰キャリア排出の為に電流が逆方向に流れます。 これが逆ベース電流として Q3エミッタ ---> +10V を経て Q2側のR3=5.6Kに流れさらに100P(*1)を通過してベースに戻る。 R3の電圧降下による電圧の発生が100pで分圧され残りがQ3のVbeとなりつりあっている 。 すなわち コンパレータがOFFして R3=5.6KはIc2による電圧降下が発生しないがかわりに逆ベース電流によってQ3のB-E間に電圧を供給するための電圧降下が発生している。 このVbe3がCap.に電流を充電するためのIc3を生むという構図。 *1: 100p側のみに通過 Ib3の逆方向電流のマイナスのピーク位置で Q3は飽和してB-C間は順バイアスとなる。 このR3の電圧降下電圧は capacitorの放電電圧と同じなので序所に減っていく。 減っていくに従って Q3のC-E間抵抗値が上昇。 最後には Q3が本当に OFFする。 と言うように capacitorの急速充電は 2段階になっている。 普通なら SAW波電圧が10VになったらコンパレータをOFFさせるという動きになるのを早々にコンパレータをOFFさせあとは惰性で SAW波の上昇を促すような感じ。(坂道を自転車で下るような反応か) その惰性の処理にSW動作では厄介な余剰(過剰)キャリアの排出を利用することによって、その充電終了スピードが早くなっているということでしょうか。
Q1、Q2、Q3における過剰(余剰)キャリアの排出 コンパレータがOFFに向かう時、Q2がcutoffに向かい 逆にQ1が再浮上に向かうわけですがその際、Q2が過剰キャリアの排出過程での方向とQ1が再度Vbeが上昇しIcが増える時の電流の流れが同じなので無理なく、さらには強力に正帰還がかかり、またspeed up Cによって短時間で排出が行われます。 Q3とQ2の排出経路が分離されている。 これぞ電流交通整理の妙か(下図)。
次は実際にこのVCO回路を製作して現象の検証をしたいと思います。 いつになるやら....。 |
100F VCOの実験
実際に100FのVCOを作って実験してみました。 製作基板を以下に示します。
dual Tr.等は使用せずcapacitorも普通のマイラー、 oct/Vの調整VRも付いていません。 2SC1815が5個、2SA1015が2個、 2SK30Aが1個、78L10が1個です。 tempco抵抗もとりあえず無し。 antilogは ARP式の簡略版、 SAW波のみ出力。 sync 入力付き、VR類はなにもつけていません。 発振を確認して、コンパレータがONしてから再充電が始まるまでのデッドタイムを計測しました。 antilog 入力には何もいれない状態で10.7KHzの発振です。 FEToutで見たSAW波においてはデッドタイムは 0.2uS以下でしたのでシミュレーションの0.36uSの約半分ぐらいの時間になっています。 100Fでは VCOのSAW outはエミッタフォロワが付いていてそこから取る形になっていますがそこの波形を見ると急上昇カーブがなまっていて上記のデッドタイムに相当する部分は 1uS以上ありました。 ただあくまで発振に影響しているのは FET out部分の出力なので VCO自体は高速です。 これはエミッタフォロワがちょっと特殊な構成でベースについている100Kの抵抗による効果のようで故意に行っている小技のようです。 これはSAW波の振幅がMIN値からMAX値に大幅に電圧変動する際に瞬間的にエミッタフォロワは通常電流の何倍ものベース電流が流れます。 ベースに抵抗がなくてもベース電流の一時的な増大はありますが抵抗がなければこの電流は出力電圧に対しては影響ないようですが、ベースに高抵抗があれば電圧降下が大きくなるので出力電圧は入力電圧に追従せず立ち上がりがなまります。 すなわち急激な変化に対しては負帰還が十分効かず入力インピーダンスが下がってしまうということでしょうか。 しかしベースに抵抗がなければ出力電圧には影響が無いことから考えるとこれはやはりおそらく何かの対策なのでしょう。 なおシミュレータによるとSAW波の立ち上がり時間が2uS程度に低下するとベース電流の急増加はかなり低減されます。 この値はなぜか100K抵抗付きのエミッタフォロワ出力のrise timeと同じような値になっています。
* 各波形のシミュレータとの比較
おおむねシミュレータに近い波形。 Q3のベース波形はより実機の方が複雑。
100F VCOにつまみをつける coase、 fine tuneつまみと CV offset抵抗をつけ oct/V SPAN調整用 potまわりをつけ capacitorをスチコン(容量は680pに変更)、 SPAN温度補償用tempco抵抗をつけ、oct/V調整VCOの安定度等を測定しました。 oct/Vのスパンの分圧は 105K + 10Kpot(非多回転) と 2K tempco抵抗との分圧で調整。
CVのマイナスシフトは-15V .. 150K抵抗で 約 -11Vshift このantilog 回路のCV mixはOPAMPを使ったものでないので仮想接地のメリットを受けられないので分圧は他のCV inの抵抗全部の影響を受けることもあってかKEY CVのみに対してoct/Vの potが付いています。 ARPのオリジナルのantilog回路では分圧抵抗は1.87Kですがここでは 2Kのtempco抵抗を使用しました。 上記回路で Key CVの分圧抵抗が109K程度 で分圧は 1Vに対して18mVになります。 多回転potでないので調整がシビアにはできませんが106.5K + 5K potという構成にすれば調整が少しは楽かも。 素直に10Kの多回転半固定を使うのが楽かもしれませんが実験レベルではこれでよしとします。 oct/Vのスパンは27.5Hzから3520Hzの7octaveに関してはトラッキングしており、3520Hzから7040Hzの次のoctave間では1.4%ほど幅が大きくなり次のoctave間14080Hzの間では大幅にSPANが短くなり17%の誤差が発生。 よって7.5octave程度はとりあえずOK。 VCO core部分の性能としてはこの程度の周波数(20KHz程度)ならリニアに電流と周波数の関係は追従しそうですので誤差はantilog ampの問題でしょう。 このARP式の antilogの場合今回用いた定数ではCV=0V以下ではシミュレーション的にはantilog特性が出ています、CVのマイナスシフトと上記周波数におけるcoase 、 fine tune Key CVを全て足した値がCV=0Vを超えるにはまだ十分余裕があるのですが。 まずはPNPエミッタフォロワ出力がCVに対してリニアに追従しているかですがこれはCV=0V以下ではOKですのでNPNの antilog Tr.の特性の問題でしょうか。 普通のOPAMP + dual TR.でのantilogでも広範囲をカバーするためにはエミッタバルク抵抗の対策回路が入っていたりしますので無対策ではこのくらいが限界か。
TransistorによるPWM回路 100FのPW回路はduty50%の固定パルス幅です。 以下に100FのSAW波発生部と矩形波変換回路を示します。 この矩形波回路はVCO本体のシュミット回路によく似た回路で構成されています。 この回路でPWMを可能にするにはQ6の閾値すなわち Q6のベース電圧を可変すればよさそうですがこの回路では閾値を変更すると他の部分に影響が出てしまうため、パルス幅固定に なっていると思われます(*1)。
*1: 実際は VCAのコンプレッサー機能との整合性を取るためPW幅は固定のようです。
100FとARPのVCOではSAW波のレベル、offset電圧等が異なるので100F VCOにあわせて定数等を可変しました。
pulse幅がおおきくなる本来の矩形波形の水平部分に下降SAW波のカーブが若干出てしまいますがおおむねきれいな波形。
これで all transistor構成のVCOが出来上がりました。
* 100F VCF/VCA 100FのVCOのクオリティに感激したのでついでにVCF/VCA unitも製作してみました。
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